PL-iP3Tの検証課題

　　PL-iP3/T Perfect Remodeling [3]

PL-iP3/T Perfect Remodeling（3）　残された課題編

　　　2002.02.02 　Takapen Signed　　　2002.02.04 　Update　

『パターンカット／足あげ法』と『結線法』の検証課題と仮説を整理します。

＜パターンカット／足上げ法の残課題＞パターンカット／足上げ法の場合、PL-iP3/Tの出力電圧が、ほぼ理論値（無負荷時）どおりになるのは、記事｛２｝において検証したとおりです。残された検証課題は、負荷時の出力電圧と測定場所による電圧変化の検証です。負荷時の出力電圧の低下は、当然起こり得ることで、通常のマザーボードにおいても相応の低下が起こっています。（私のGA-6OXETにおいて、1.825V 設定時の電圧は、無負荷時1.827V、負荷時1.794V、0.033V 約2%の低下）『出力電圧が低い』といわれる要因のひとつが、日常このことを意識していない。今回初めて気がついたので、それがPL-iP3/T固有のものと思い込み誤解となっているのでは、と思っています。測定場所としては、VSENピンは前回調べましたので、(1)FETによる増幅・整流後の電圧：コイル横の電圧　(2)CPUに供給される電圧：ソケットのVccピン　の２ヶ所を測れば、ほぼ検証作業は終了と考えています。	無負荷時と負荷時の電圧の比較　　　　　↓ 『低いという通説』の誤解要因の解明 FET増幅後とCPUの Vccピンに供給される電圧の測定　　　　　↓ PL-iP3/T全体の、電圧生成の精度の検証。
＜結線法の実測電圧の測定の課題＞一方、結線法の場合は、異なった感触が報告されていますが、残念なのは、あまり実測されていないことです。O/C耐性の感触からの推論の域に留まっています。まずは、結線法での実測値を測定し、事実を明確にする必要があります。	結線法による生成電圧の測定　　　　　↓ 結線法を、実証のまな板にのせる。
＜結線法の不思議な振る舞いの解明課題＞私の予想では、結線法でVID4orVID3ピンをGNDピンである１１番ピンに結線した場合、パターンカット／足上げ法とは違った結論になる可能性が高いと踏んでいます。その場合、PL-iP3/Tは、CPUを『Coppermine』コアと認識する？というのが、私の仮説です。前回の「理屈編」にて、TualatinコアとCoppermineコアのピンアサインの違いについて触れています。Coppermineコアでは、AK36番ピンは「Vss」となっています。 Vssはグランド線と思われます。ところが、Tualatinコアでは、AK36番ピンは「VID4」となり、コア電圧情報ピンのひとつに役割が変更されています。しかも、データシートでは『VID4(25mV)』と、特別に表記されでいます。VID4は微力電圧で通電されており、グランドとの間には電位差があると思われます。これを利用して、 PL-iP3/Tは0.13μmプロセス（1.4-1.5V)Tualatinコアと、0.18μmプロセス（1.6- 1.7V)CoppermineコアのCPUの違いを判別しているのではないか。またCoppermineコアと判定した場合、VID4が「１」だと２V以上の組み合わせとなってしまい、過電圧と成ってしまう問題をさけるため、VID4は最終グランドに落とし、絶えず「０」としているのではないか？というのが、私の仮説です。	VID4(25mV)の役割･機能の解明 PL-iP3/TがVID4を、抵抗を経てGNDに落としている理由の解明
＜結線法使用上の注意喚起＞結線法は、まだ未解明な点、データもいろいろの状況があります。私が結線法について、ちょっときつめに書いているのは、警鐘です。理由も仕組みもわからない状況で、仮に間違った結線をすると、一発ご臨終の高電圧がでる可能性が高い。その場合、CPUだけでなく、下駄、マザー、メモリ、電源あたりまで被害が及ぶ可能性があります。間違いなく結線したり、電圧を測りながらやれる人はいいのですが・・。事故を起こさないためにも、テスターで測りながらやられるか、定説の固まった部分だけで行く方が安全です。
＜問題提起の補足資料＞以下、超長文・駄文ですが、きちさんの板に書いた文、また、わたしの板のももばばさんへの返事を、問題を整理し、記事以降の状況を補う物として、引用させていただきます。長いですが、興味のある方はお読みください。また、全実証としくみの解明は、ひとりでは時間的にも物理的にも困難です。みなさんの体験や情報をお願いいたします。 ------------　きちさんの板の私の発言の引用 ----------------- miyaさん、UMEKENさん、みなさんこんばんは。貴重なデータやご意見、ありがとうございます。＜１＞事実は全てに勝る。結果の違いに解決の糸口。まず、お断りしておかなければならない点が３つあります。ひとつ目は、どんな理屈より、事実が勝るということです。その点では、miyaさんのデータも、UMEKENさんのデータも、そして、私のデータも、たぶん事実だということです。ふたつ目は、私の理屈はL6911Eのデータシートにもとづき、その機能を、パターンカットという方法で切り出して実験し、ほぼ理屈どおりの結果を得たということです。注意が必要なのは、出力電圧をVSEN－GND間で測っているということ。実は、PL-iP3/Tの全てを解析しているわけではありません。もうひとつ、理屈が事実に勝てないと、冒頭申したのは、当然のことながら、PL-iP3/Tの全ての回路・機能が公開されているわけではないということです。企業として当然ですし、その中には特許も含まれているといわれています。ブラックボックス部の機能を手探りで解き明かすわけですから、まだ、発展途上の分析であること、お許しください。みっつ目は、実践上ではやってみて結果が出ればそれで良し！なのですが、それだけでは環境が変わった時に、応用が利かないということです。0.13μプロセスのTualatinコアだけでも、 1.450V、1.475V、そして今週末には1.500Vがでてきます。当然、規定のVID信号の組みあわせが違います。それぞれに対して、PL-iP3/Tの振る舞いが一定予測できれば、有益です。ここまでの話で、勘の良い方は、いろいろな実験結果がでる原因、そして今後何を検証しなければならないか、察しがつかれたかもしれません。長くなりましたので、スレッドを変えますね。＜２＞結線法と、パターンカットの根本的な違いにヒントがまず、この間、いろいろな先達のデータが出ていますが、改造方法も、また、結果検証の方法も統一されていないことが、混乱の一因になっていると思います。その中でも、一番重要でヒントになるのは、「結線法」と、「パターンカットor足上げ法」で、結果がわかれていると思われる点です。パターンカットではCPUからのVID信号情報を遮断し、純粋にL6911Eの機能による出力が得られていると考えられます。この方法の実験者の結果は、ほぼ一致していますし、また、Intel／ST両社のデータシートにも符合します。一方、結線法の場合、実験者によって、いろいろな結果が報告されているように見受けられます。結線乗っ取りでの流れと、 CPUからのVID信号がかぶさって、違った結果を生んでいるように思われます。両信号で00,01,10,11の組み合わせが考えられ、それが、５つのピンに対してあるわけです。 Umekenさんのおっしゃる通り、PenIII(Coppermine)コアでは、 1.850V以上があるのです。この点については、すでに私のレポートにも、各コアの最低電力が違うこと、そして、そのコアの違いをVID信号とBSEL信号（場合によると他の信号も見ている可能性もあります）の組み合わせで見ていること、その違いのひとつがVID4ピンが機能しているかリザーブかの違いであり、さらに、 PL-iP3/Tでは、そのキーとなるVID４が絶えずGNDに落ちていること、その目的はCoppermineとの互換を取るためと思われること、BSELピンの乗っ取りもやってみる必要があるかもしれないこと、　　以上、L6911Eはデータシートどおりであるが、PL-iP3/T 全体ではなんだかの処理が加えられている可能性のあることを示唆しています。これが証明できれば、Umekenさんの結果の説明がつきますし、挙動の予測がつくようになると思われませんか。ポイントは、VID4とVSEN、VFB、そして、信号のかぶりです。 PL-iP3/Tは、これを上手に利用しているし、そこがノウハウでは？と思われます。＜３＞電圧測定位置と、PL-iP3/Tの機能解明のヒント次に、電圧の測定位置が実験者によって一定でない点が問題になります。私は、出力をVSENで測っていますが、それには理由があります。前述したように、まず、L6911Eの機能を切り出して解決したかったからです。ところが、PL-iP3/T全体では、その後に当然パワートランジスターとコイルがはさまれ、大電流をつくり整流してCPUに供給していると思われます。この点では、コイルの出力側をはかるのが、 PL-iP3/Tのトータルの結果評価には適切かもしれません。実験者によって、測る場所と目的が違うのが、混乱の要因かもしれません。さらに、PL-iP3/Tでは、これに独自のプロテクション機能が追加されていると発表されていますから、さらに複雑かもしれません。結線法による結果から、PL-iP3/Tの全機能をさぐるには、最低結線の全組みあわせを、規定電圧の違うCPU３種で行ったデータが欲しいところです。この点では、Umekenさん以外にチャレンジできそうな方を思いつきません。ぜひ、実験をお願いします。私が、この結線法をとらなかったのは、結果が予測できなかったからです。どんな電圧がでるかわかりませんから、１台しかない実用機と実験機をつぶすわけにはいきません。きちさん、みなさん、長文で板を汚して申しわけありません。もし、お許しいただけるなら、こちらの板でさらに追求したいところですが（来訪者も多く、多くの情報が集まりますので）、ご迷惑と思います。この問題に興味や情報をお持ちの方は、私のHPの板で続きをやってもよいのでは、と思っております。みなさんの知恵と経験で、ぜひPL-iP3/Tを使い込みましょう。ご迷惑をおかけいたしました。 -------------　ももばばさんのスレッドへの発言からの引用 ------------ 実は、あのレポート、未完成・不完全品なのです。 PL-iP3/Tの分析としていますが、終了したのはL6911Eの機能解明だけで、 PL-iP3/T全体では、まだ謎が多いです。とくに出力電圧については。そういう意味では、「PL-iP3/T Perfect Remodeling」は誇大広告です(◎_◎)m(._.)m パターンカット／足上げ法は、ほぼこれで決まりかなと思いますし、何人かの方の実測値もほぼ一致しており、理論どおりです。ところが、結線法になると、いろんなデータが飛び交っていて、なにが決定打やら、信頼できる値やら?(゜_。)?(。_゜)の状況。私が、1.875Vはでない！と決め付けたのも、パターンカット／足上げ法に限ってであって、結線法では出る可能性が高いと見ています。 PL-iP3/Tが、Celeron1.2を、規定1.45-1.50のTualatinとしてでなく、 Coppermineコアもしくは、それ以前のMendicinoと認識する可能性が・・。その場合、３２通りのVIDパターンは、それらのものに移行し、２Vも可能かもしれません。ちょっときつめに書いているのは、警鐘です。理由も仕組みもわからない状況で、仮に間違った結線をすると、一発ご臨終の高電圧がでる可能性が高い。その場合、CPUだけでなく、下駄、マザー、メモリ、電源あたりまで被害が及ぶ可能性があります。間違いなく結線したり、電圧を測りながらやれる人はいいのですが・・。

＜パターンカット／足上げ法の残課題＞パターンカット／足上げ法の場合、PL-iP3/Tの出力電圧が、ほぼ理論値（無負荷時）どおりになるのは、記事｛２｝において検証したとおりです。残された検証課題は、負荷時の出力電圧と測定場所による電圧変化の検証です。負荷時の出力電圧の低下は、当然起こり得ることで、通常のマザーボードにおいても相応の低下が起こっています。（私のGA-6OXETにおいて、1.825V 設定時の電圧は、無負荷時1.827V、負荷時1.794V、0.033V 約2%の低下）『出力電圧が低い』といわれる要因のひとつが、日常このことを意識していない。今回初めて気がついたので、それがPL-iP3/T固有のものと思い込み誤解となっているのでは、と思っています。測定場所としては、VSENピンは前回調べましたので、(1)FETによる増幅・整流後の電圧：コイル横の電圧　(2)CPUに供給される電圧：ソケットのVccピン　の２ヶ所を測れば、ほぼ検証作業は終了と考えています。	無負荷時と負荷時の電圧の比較　　　　　↓ 『低いという通説』の誤解要因の解明 FET増幅後とCPUの Vccピンに供給される電圧の測定　　　　　↓ PL-iP3/T全体の、電圧生成の精度の検証。
＜結線法の実測電圧の測定の課題＞一方、結線法の場合は、異なった感触が報告されていますが、残念なのは、あまり実測されていないことです。O/C耐性の感触からの推論の域に留まっています。まずは、結線法での実測値を測定し、事実を明確にする必要があります。	結線法による生成電圧の測定　　　　　↓ 結線法を、実証のまな板にのせる。
＜結線法の不思議な振る舞いの解明課題＞私の予想では、結線法でVID4orVID3ピンをGNDピンである１１番ピンに結線した場合、パターンカット／足上げ法とは違った結論になる可能性が高いと踏んでいます。その場合、PL-iP3/Tは、CPUを『Coppermine』コアと認識する？というのが、私の仮説です。前回の「理屈編」にて、TualatinコアとCoppermineコアのピンアサインの違いについて触れています。Coppermineコアでは、AK36番ピンは「Vss」となっています。 Vssはグランド線と思われます。ところが、Tualatinコアでは、AK36番ピンは「VID4」となり、コア電圧情報ピンのひとつに役割が変更されています。しかも、データシートでは『VID4(25mV)』と、特別に表記されでいます。VID4は微力電圧で通電されており、グランドとの間には電位差があると思われます。これを利用して、 PL-iP3/Tは0.13μmプロセス（1.4-1.5V)Tualatinコアと、0.18μmプロセス（1.6- 1.7V)CoppermineコアのCPUの違いを判別しているのではないか。またCoppermineコアと判定した場合、VID4が「１」だと２V以上の組み合わせとなってしまい、過電圧と成ってしまう問題をさけるため、VID4は最終グランドに落とし、絶えず「０」としているのではないか？というのが、私の仮説です。	VID4(25mV)の役割･機能の解明 PL-iP3/TがVID4を、抵抗を経てGNDに落としている理由の解明
＜結線法使用上の注意喚起＞結線法は、まだ未解明な点、データもいろいろの状況があります。私が結線法について、ちょっときつめに書いているのは、警鐘です。理由も仕組みもわからない状況で、仮に間違った結線をすると、一発ご臨終の高電圧がでる可能性が高い。その場合、CPUだけでなく、下駄、マザー、メモリ、電源あたりまで被害が及ぶ可能性があります。間違いなく結線したり、電圧を測りながらやれる人はいいのですが・・。事故を起こさないためにも、テスターで測りながらやられるか、定説の固まった部分だけで行く方が安全です。
＜問題提起の補足資料＞以下、超長文・駄文ですが、きちさんの板に書いた文、また、わたしの板のももばばさんへの返事を、問題を整理し、記事以降の状況を補う物として、引用させていただきます。長いですが、興味のある方はお読みください。また、全実証としくみの解明は、ひとりでは時間的にも物理的にも困難です。みなさんの体験や情報をお願いいたします。 ------------　きちさんの板の私の発言の引用 ----------------- miyaさん、UMEKENさん、みなさんこんばんは。貴重なデータやご意見、ありがとうございます。＜１＞事実は全てに勝る。結果の違いに解決の糸口。まず、お断りしておかなければならない点が３つあります。ひとつ目は、どんな理屈より、事実が勝るということです。その点では、miyaさんのデータも、UMEKENさんのデータも、そして、私のデータも、たぶん事実だということです。ふたつ目は、私の理屈はL6911Eのデータシートにもとづき、その機能を、パターンカットという方法で切り出して実験し、ほぼ理屈どおりの結果を得たということです。注意が必要なのは、出力電圧をVSEN－GND間で測っているということ。実は、PL-iP3/Tの全てを解析しているわけではありません。もうひとつ、理屈が事実に勝てないと、冒頭申したのは、当然のことながら、PL-iP3/Tの全ての回路・機能が公開されているわけではないということです。企業として当然ですし、その中には特許も含まれているといわれています。ブラックボックス部の機能を手探りで解き明かすわけですから、まだ、発展途上の分析であること、お許しください。みっつ目は、実践上ではやってみて結果が出ればそれで良し！なのですが、それだけでは環境が変わった時に、応用が利かないということです。0.13μプロセスのTualatinコアだけでも、 1.450V、1.475V、そして今週末には1.500Vがでてきます。当然、規定のVID信号の組みあわせが違います。それぞれに対して、PL-iP3/Tの振る舞いが一定予測できれば、有益です。ここまでの話で、勘の良い方は、いろいろな実験結果がでる原因、そして今後何を検証しなければならないか、察しがつかれたかもしれません。長くなりましたので、スレッドを変えますね。＜２＞結線法と、パターンカットの根本的な違いにヒントがまず、この間、いろいろな先達のデータが出ていますが、改造方法も、また、結果検証の方法も統一されていないことが、混乱の一因になっていると思います。その中でも、一番重要でヒントになるのは、「結線法」と、「パターンカットor足上げ法」で、結果がわかれていると思われる点です。パターンカットではCPUからのVID信号情報を遮断し、純粋にL6911Eの機能による出力が得られていると考えられます。この方法の実験者の結果は、ほぼ一致していますし、また、Intel／ST両社のデータシートにも符合します。一方、結線法の場合、実験者によって、いろいろな結果が報告されているように見受けられます。結線乗っ取りでの流れと、 CPUからのVID信号がかぶさって、違った結果を生んでいるように思われます。両信号で00,01,10,11の組み合わせが考えられ、それが、５つのピンに対してあるわけです。 Umekenさんのおっしゃる通り、PenIII(Coppermine)コアでは、 1.850V以上があるのです。この点については、すでに私のレポートにも、各コアの最低電力が違うこと、そして、そのコアの違いをVID信号とBSEL信号（場合によると他の信号も見ている可能性もあります）の組み合わせで見ていること、その違いのひとつがVID4ピンが機能しているかリザーブかの違いであり、さらに、 PL-iP3/Tでは、そのキーとなるVID４が絶えずGNDに落ちていること、その目的はCoppermineとの互換を取るためと思われること、BSELピンの乗っ取りもやってみる必要があるかもしれないこと、　　以上、L6911Eはデータシートどおりであるが、PL-iP3/T 全体ではなんだかの処理が加えられている可能性のあることを示唆しています。これが証明できれば、Umekenさんの結果の説明がつきますし、挙動の予測がつくようになると思われませんか。ポイントは、VID4とVSEN、VFB、そして、信号のかぶりです。 PL-iP3/Tは、これを上手に利用しているし、そこがノウハウでは？と思われます。＜３＞電圧測定位置と、PL-iP3/Tの機能解明のヒント次に、電圧の測定位置が実験者によって一定でない点が問題になります。私は、出力をVSENで測っていますが、それには理由があります。前述したように、まず、L6911Eの機能を切り出して解決したかったからです。ところが、PL-iP3/T全体では、その後に当然パワートランジスターとコイルがはさまれ、大電流をつくり整流してCPUに供給していると思われます。この点では、コイルの出力側をはかるのが、 PL-iP3/Tのトータルの結果評価には適切かもしれません。実験者によって、測る場所と目的が違うのが、混乱の要因かもしれません。さらに、PL-iP3/Tでは、これに独自のプロテクション機能が追加されていると発表されていますから、さらに複雑かもしれません。結線法による結果から、PL-iP3/Tの全機能をさぐるには、最低結線の全組みあわせを、規定電圧の違うCPU３種で行ったデータが欲しいところです。この点では、Umekenさん以外にチャレンジできそうな方を思いつきません。ぜひ、実験をお願いします。私が、この結線法をとらなかったのは、結果が予測できなかったからです。どんな電圧がでるかわかりませんから、１台しかない実用機と実験機をつぶすわけにはいきません。きちさん、みなさん、長文で板を汚して申しわけありません。もし、お許しいただけるなら、こちらの板でさらに追求したいところですが（来訪者も多く、多くの情報が集まりますので）、ご迷惑と思います。この問題に興味や情報をお持ちの方は、私のHPの板で続きをやってもよいのでは、と思っております。みなさんの知恵と経験で、ぜひPL-iP3/Tを使い込みましょう。ご迷惑をおかけいたしました。 -------------　ももばばさんのスレッドへの発言からの引用 ------------ 実は、あのレポート、未完成・不完全品なのです。 PL-iP3/Tの分析としていますが、終了したのはL6911Eの機能解明だけで、 PL-iP3/T全体では、まだ謎が多いです。とくに出力電圧については。そういう意味では、「PL-iP3/T Perfect Remodeling」は誇大広告です(◎_◎)m(._.)m パターンカット／足上げ法は、ほぼこれで決まりかなと思いますし、何人かの方の実測値もほぼ一致しており、理論どおりです。ところが、結線法になると、いろんなデータが飛び交っていて、なにが決定打やら、信頼できる値やら?(゜_。)?(。_゜)の状況。私が、1.875Vはでない！と決め付けたのも、パターンカット／足上げ法に限ってであって、結線法では出る可能性が高いと見ています。 PL-iP3/Tが、Celeron1.2を、規定1.45-1.50のTualatinとしてでなく、 Coppermineコアもしくは、それ以前のMendicinoと認識する可能性が・・。その場合、３２通りのVIDパターンは、それらのものに移行し、２Vも可能かもしれません。ちょっときつめに書いているのは、警鐘です。理由も仕組みもわからない状況で、仮に間違った結線をすると、一発ご臨終の高電圧がでる可能性が高い。その場合、CPUだけでなく、下駄、マザー、メモリ、電源あたりまで被害が及ぶ可能性があります。間違いなく結線したり、電圧を測りながらやれる人はいいのですが・・。